Chipdesign ist eine der Entwicklungsprioritäten jedes Landes, und der Ausbau der chinesischen Chipdesignindustrie wird dazu beitragen, die Abhängigkeit meines Landes von ausländischen Chips zu verringern. In früheren Artikeln hat der Herausgeber einmal den Vorwärts- und Rückwärtsfluss des Chipdesigns und die Perspektiven des Chipdesigns vorgestellt. In diesem Artikel stellt Ihnen der Editor das eigentliche Kapitel zum Chipdesign vor - die Optimierung und Realisierung des Stromverbrauchs des Taktbaums im RFID-Chipdesign.
1 Übersicht
UHF RFID ist ein UHF-Funkfrequenz-Identifikations-Tag-Chip. Der Chip nimmt einen passiven Stromversorgungsmodus an: Nach dem Empfang der Trägernergie erzeugt die HF-Front-End-Einheit ein Vdd-Leistungssignal, um den gesamten Chip für die Arbeit zu versorgen. Aufgrund der Einschränkungen des Stromversorgungssystems kann der Chip keinen großen Stromantrieb erzeugen, so dass das Design mit geringem Stromverbrauch ein wichtiger Durchbruch im Chipentwicklungsprozess geworden ist. Damit der digitale Schaltungsteil im Entwurfsprozess der digitalen Logikschaltung neben der Vereinfachung der Systemstruktur (einfache Funktionen) nur einen möglichst geringen Stromverbrauch erzeugt, enthält er nur das Codierungsmodul, das Decodierungsmodul, das Zufallszahlengenerierungsmodul und den Takt , Rücksetzmodul, Speichersteuereinheit Neben dem Gesamtsteuermodul wird bei der Auslegung einiger Schaltungen das asynchrone Schaltungsdesign übernommen. In diesem Prozess haben wir gesehen, dass, da der Taktbaum einen großen Teil des Stromverbrauchs der digitalen Logik verbraucht (etwa 30% oder mehr), die Reduzierung des Stromverbrauchs des Taktbaums auch zu einer Reduzierung des Stromverbrauchs des Taktbaums geworden ist digitale Logik und die Leistung des gesamten Tag-Chips. Ein wichtiger Schritt für den Konsum.
2 Chip-Leistungszusammensetzung und Methoden zur Reduzierung des Stromverbrauchs
2.1 Die Zusammensetzung des Stromverbrauchs
Abbildung 1 Zusammensetzung des Chip-Stromverbrauchs
Der dynamische Stromverbrauch umfasst hauptsächlich den Kurzschlussstromverbrauch und den Kippstromverbrauch, die die Hauptkomponenten des Stromverbrauchs dieser Konstruktion sind. Der Kurzschlussstromverbrauch ist der interne Stromverbrauch, der durch den momentanen Kurzschluss verursacht wird, der dadurch verursacht wird, dass die P-Röhre und die N-Röhre zu einem bestimmten Zeitpunkt im Gerät eingeschaltet werden. Der Umsatzstromverbrauch wird durch das Laden und Entladen der Lastkapazität am Ausgang des CMOS-Geräts verursacht. Der Leckstromverbrauch umfasst hauptsächlich den Stromverbrauch, der durch Unterschwellenleckage und Gate-Leckage verursacht wird.
Heute sind die beiden wichtigsten Quellen für den Stromverbrauch: Kapazitätsumwandlung und Unterschwellenverlust.
2.2 Hauptmethoden zur Reduzierung des Stromverbrauchs
Abbildung 2 Hauptmethoden zur Reduzierung des Chip-Stromverbrauchs
2.2.1 Reduzieren Sie die Versorgungsspannung Vdd
Spannungsinsel: Verschiedene Module verwenden unterschiedliche Versorgungsspannungen.
Spannungsskalierung auf MulTI-Ebene: Im selben Modul befinden sich mehrere Spannungsquellen. Schalten Sie je nach Anwendung zwischen diesen Spannungsquellen um.
Dynamische Spannungsfrequenzskalierung: Die aktualisierte Version der "mehrstufigen Spannungsanpassung", bei der die Spannung dynamisch an die Arbeitsfrequenz jedes Moduls angepasst wird.
AdapTIve Voltage Scaling: Eine aktualisierte Version von DVFS, die eine Rückkopplungsschaltung verwendet, die das Schaltungsverhalten überwachen kann, um die Spannung adaptiv anzupassen.
Sub-Threshold-Schaltung (das Design ist schwieriger und bleibt weiterhin im Rahmen der akademischen Forschung)
2.2.2 Frequenz f und Fluktuationsrate A reduzieren
Codeoptimierung (Extrahieren gemeinsamer Faktoren, Wiederverwendung von Ressourcen, Isolieren von Operanden, serielle Arbeit zur Reduzierung des Spitzenstromverbrauchs usw.)
Gated Uhr
Multi-Clock-Strategie
2.2.3 Lastkapazität (CL) und Transistorgröße (Wmos) reduzieren
Reduzieren Sie sequentielle Einheiten
Spanflächen- und Skalenreduzierung
Prozess-Upgrade
2.2.4 Leckstrom reduzieren Ileak
Steuerschwellenspannung (Schwellenspannung) (Schwellenspannung ↑ Leckstrom ↓ bei Verwendung von MTCMOS, VTCMOS, DTCMOS)
Steuern Sie die Gate-Spannung (Gate-Spannung) (indem Sie die Gate-Source-Spannung steuern, um den Leckstrom zu steuern).
Transistorstapel (redundante Transistoren in Reihe schalten, Widerstand erhöhen, um Leckstrom zu reduzieren)
Gated Power Supply (Power GaTIng oder PSO) (Wenn das Modul nicht funktioniert, schalten Sie die Stromversorgung aus, um den Leckstrom effektiv zu reduzieren.)
3 Optimierung des Stromverbrauchs des Taktbaums im RFID-Chip
Wenn der Chip arbeitet, ist ein großer Teil des Stromverbrauchs auf den Umsatz des Taktnetzwerks zurückzuführen. Wenn das Taktnetzwerk groß ist, ist der durch diesen Teil verursachte Leistungsverlust sehr groß. Unter vielen Technologien mit geringem Stromverbrauch wirkt sich die Gated Clock am stärksten auf den Flip-Stromverbrauch und den internen Stromverbrauch aus. Bei diesem Design spart die Kombination aus mehrstufiger Gated-Clock-Technologie und einer speziellen Strategie zur Optimierung des Clock-Baums einen großen Teil des Stromverbrauchs. In diesem Projekt wurden verschiedene Optimierungsstrategien für den Stromverbrauch im Logikdesign verwendet und einige Methoden in der Back-End-Synthese und im physikalischen Design ausprobiert. Durch mehrere Leistungsoptimierungen und Iterationen im Front- und Back-End wurden das Logikcode-Design und der minimale Stromverbrauch als integrierter Ansatz ermittelt.
4.1 Manuelles Clock Gating in der RTL-Phase hinzufügen
Abbildung 3 Schematische Darstellung der getakteten Uhr
Modul data_reg (En, Data, clk, out)
Eingabe En, clk;
Eingabe [7: 0] Daten;
Ausgabe [7: 0] aus;
immer @ (posedge clk)
if (En) out = Daten;
Endmodul
Der Zweck dieser Stufe ist hauptsächlich zweierlei: Der erste besteht darin, eine getaktete Takteinheit hinzuzufügen, um die Umsatzrate zu steuern und den dynamischen Stromverbrauch entsprechend der Taktumsatzwahrscheinlichkeit jedes Moduls vernünftiger zu reduzieren. Die zweite besteht darin, ein Taktnetzwerk mit einer ausgeglichenen Struktur so weit wie möglich zu erzeugen. Es kann garantiert werden, dass einige Taktpuffer in der Synthesestufe des Back-End-Taktbaums hinzugefügt werden können, um den Stromverbrauch zu reduzieren. Die ICG-Einheit (Integrated Gating) in der Gießereizellenbibliothek kann direkt im eigentlichen Code-Design verwendet werden.
4.2 Die Werkzeuge in der Synthesephase werden in das integrierte Gate eingefügt
Abbildung 4 Gated Clock Insertion während der Logiksynthese
#Stellen Sie die Clock-Gating-Optionen ein. Die Standardeinstellung für max_fanout ist unbegrenzt
set_clock_gating_style -sequential_cell Latch \
-positive_edge_logic {integriert} \
-control_point vor \
-control_signal scan_enable
#Erstellen Sie einen ausgeglicheneren Taktbaum, indem Sie "immer aktivierte" ICGs einfügen
setze power_cg_all_registers auf true
setze power_remove_redundant_clock_gates auf true
read_db design.gtech.db
aktuelles_design nach oben
Link
Quelle design.cstr.tcl
# Clock Gating einfügen
insert_clock_gating
kompilieren
#Erstellen Sie einen Bericht über das eingefügte Clock Gating
report_clock_gating
Der Zweck dieser Stufe besteht darin, das integrierte Werkzeug (DC) zum automatischen Einsetzen der geschlossenen Einheit zu verwenden, um den Stromverbrauch weiter zu reduzieren.
Es ist zu beachten, dass die Parametereinstellungen zum Einfügen von ICG, wie z. B. das maximale Fanout (je größer das Fanout, desto energiesparender, je ausgeglichener das Fanout, desto kleiner der Versatz, je nach Ausführung, wie in der Abbildung gezeigt). und die Parametereinstellung "Minimum_Bitwidth" Zusätzlich ist es erforderlich, ein normalerweise offenes ICG für komplexere Gate-Steuerungsstrukturen einzufügen, um die Taktnetzwerkstruktur ausgeglichener zu machen.
4.3 Optimierung des Stromverbrauchs in der Synthesestufe des Taktbaums
Abbildung 5 Vergleich zweier Taktbaumstrukturen (a): mehrstufiger Tiefentyp; (b): flacher Typ mit wenigen Ebenen
Führen Sie zunächst den Einfluss der umfassenden Parameter des Uhrbaums auf die Struktur des Uhrbaums ein:
Versatz: Uhrversatz, das Gesamtziel des Uhrbaums.
Einfügungsverzögerung (Latenz): Die Gesamtverzögerung des Taktpfads, mit der die Erhöhung der Anzahl der Ebenen des Taktbaums begrenzt wird.
Maximale Taranstion: Die maximale Konvertierungszeit begrenzt die Anzahl der Puffer, die vom Puffer der ersten Ebene gesteuert werden können.
Maximale Kapazität Maximaler Fanout: Die maximale Lastkapazität und der maximale Fanout begrenzen die Anzahl der Puffer, die vom Puffer der ersten Ebene angesteuert werden können.
Das Endziel der Taktbaumsynthese im allgemeinen Design besteht darin, den Taktversatz zu verringern. Durch Erhöhen der Anzahl der Ebenen und Verringern der einzelnen Fanout-Ebenen werden mehr Puffer investiert und die Latenz jedes Taktpfads genauer ausgeglichen, um einen kleineren Versatz zu erzielen. Bei einem Entwurf mit geringem Stromverbrauch, insbesondere wenn die Taktfrequenz niedrig ist, sind die Zeitsteuerungsanforderungen jedoch nicht sehr hoch, so dass gehofft wird, dass die Skalierung des Taktbaums verringert werden kann, um den durch den Taktbaum verursachten dynamischen Schaltleistungsverbrauch zu verringern. Wie in der Abbildung gezeigt, kann durch Verringern der Anzahl der Ebenen des Taktbaums und Erhöhen des Fanouts die Größe des Taktbaums effektiv reduziert werden. Aufgrund der Verringerung der Anzahl der Puffer kann ein Taktbaum mit einer geringeren Anzahl von Ebenen als ein mehrstufiger Taktbaum die Latenz jedes Taktpfads nur grob ausgleichen und einen größeren Versatz erzielen. Es ist ersichtlich, dass mit dem Ziel, die Skalierung des Taktbaums zu verringern, die Taktbaumsynthese mit geringer Leistung auf Kosten einer Erhöhung eines bestimmten Versatzes geht.
Speziell für diesen RFID-Chip verwenden wir den TSMC 0.18um CMOS LOGIC / MS / RF-Prozess, und die Taktfrequenz beträgt nur 1.92M, was sehr niedrig ist. Zu diesem Zeitpunkt, wenn der Takt für die Taktbaumsynthese verwendet wird, wird der niedrige Takt verwendet, um die Skalierung des Taktbaums zu verringern. Die Stromverbrauchstaktbaumsynthese legt hauptsächlich die Einschränkungen von Versatz, Latenz und Transiton fest. Da das Einschränken des Fanouts die Anzahl der Taktbaumstufen erhöht und den Stromverbrauch erhöht, wird dieser Wert nicht festgelegt. Der Standardwert in der Bibliothek. In der Praxis haben wir 9 verschiedene Taktbaumbeschränkungen verwendet, und die Einschränkungen und umfassenden Ergebnisse sind in Tabelle 1 gezeigt.
5 Fazit
Wie in Tabelle 1 gezeigt, ist der allgemeine Trend, dass je größer der Zielversatz ist, desto kleiner die endgültige Taktbaumgröße, desto kleiner die Anzahl der Taktbaumpuffer und desto kleiner der entsprechende dynamische und statische Stromverbrauch. Dadurch wird der Uhrenbaum gespeichert. Der Zweck des Verbrauchs. Es ist ersichtlich, dass sich der Stromverbrauch grundsätzlich nicht ändert, wenn der Zielversatz größer als 10 ns ist, aber der große Versatzwert die Verschlechterung des Haltezeitpunkts bewirkt und die Anzahl der Puffer erhöht, die beim Reparieren des Zeitplans eingefügt werden, also a Kompromisse sollten gemacht werden. Aus der Tabelle sind Strategie 5 und Strategie 6 die bevorzugten Lösungen. Wenn die optimale Versatzeinstellung ausgewählt ist, können Sie außerdem sehen, dass der endgültige Stromverbrauch umso geringer ist, je größer der maximale Übergangswert ist. Dies kann so verstanden werden, dass je länger die Taktsignalübergangszeit ist, desto kleiner der Energiebedarf ist. Darüber hinaus kann die Einstellung der Latenzzeitbeschränkung so weit wie möglich vergrößert werden, und ihr Wert hat nur geringe Auswirkungen auf das endgültige Stromverbrauchsergebnis.
Unsere anderen Produkt:
