In den letzten Jahren ist mit der rasanten Entwicklung von Computern, digitalen Netzwerken und Fernsehtechnologien die Nachfrage der Menschen nach qualitativ hochwertigen Fernsehbildern weiter gestiegen, und die Radio- und Fernsehindustrie meines Landes hat eine rasante Entwicklung und rasante Entwicklung durchgemacht. Der vor vier Jahren gestartete digitale TV-Satellitenrundfunk hat inzwischen eine beachtliche Größe erreicht. Digitale Videoaufzeichnungen, digitale Spezialeffekte, nichtlineare Schnittsysteme, virtuelle Studios, digitale Übertragungsfahrzeuge, Netzwerk-Festplatten-Arrays und robotische digitale Wiedergabesysteme haben nach und nach CCTV- und Provinz- und Kommunal-TV-Stationen erobert. Das Standard-High-Definition-Digitalfernsehen SDTV/HDTV wurde als ein wichtiges nationales Projekt der wissenschaftlichen Forschungsindustrie aufgeführt, und die Pilotübertragung wurde auf dem Zentralen Radio- und Fernsehturm durchgeführt. Gegenwärtig werden die digitale Fernsehprogrammproduktion meines Landes und der terrestrische Rundfunk des digitalen Fernsehens intensiv gefördert, und der "Elfte Fünfjahresplan" wird die Vorbereitungszeit für die gesamte Umstellung des digitalen Fernsehens meines Landes und eine wichtige Phase des Übergangs sein des Rundfunk- und Fernsehsystems von analog zu digital.
Dieses Design wurde entwickelt, um diesem Trend gerecht zu werden und die große Marktnachfrage nach optischen Mehrkanal-ASI/SDI-Digitalvideosignal-Übertragungsgeräten zu erfüllen. Es handelt sich um ein optisches Übertragungsgerät, das die Zeitmultiplextechnologie verwendet, um gleichzeitig zwei digitale ASI/SDI-Videosignale in einer Glasfaser zu übertragen. Dieses Design kann eine solide Grundlage für die zukünftige Entwicklung von Geräten zur optischen Hochgeschwindigkeitsübertragung von asynchronen digitalen Signalen bilden.
1. Systemimplementierungsplan
Das serielle ASI/SDI-Signal wird von der Entzerrungsschaltung umgeformt und in einen Satz von Differenzsignalen umgewandelt; dann wird der Takt im Signal durch die Taktrückgewinnungsschaltung zur Verwendung bei der nächsten Decodierung und Synchronisation des Signals extrahiert; nach dem Durchlaufen der Decodierschaltung wird das serielle Hochgeschwindigkeitssignal in ein paralleles Niedriggeschwindigkeitssignal umgewandelt, um den nächsten elektrischen Multiplexprozess vorzubereiten; schließlich wird das asynchrone Signal mit dem lokalen elektrischen Multiplex-Takt durch die Einstellung der FIFO-Schaltung synchronisiert, wodurch das lokale elektrische Multiplexen realisiert wird; Sie wird dann durch die elektrisch/optische Wandlung des optischen Moduls zum empfangenden Ende übertragen. Nach dem Empfang des Signals durchläuft das empfangende Ende eine Reihe von inversen Umwandlungsschaltungen, um das ursprüngliche serielle ASI/SDI-Signal wiederherzustellen, um den gesamten Übertragungsprozess abzuschließen.
Bei diesem Design ist die elektrische Multiplexing-Technologie von ASI/SDI-Signalen der Schlüssel zur gesamten technischen Verbindung. Da die für das Power-Multiplexing im Projekt erforderliche ASI/SDI-Signalrate sehr hoch ist, die Standardrate 270 Mbit/s erreicht und es sich nicht um ein homologes Signal-Multiplexing handelt, ist es schwierig und unwirtschaftlich, das Signal direkt zu multiplexen, und es muss zuerst wiederhergestellt werden. Der Takt jedes Signals wandelt das schnelle serielle Signal in ein langsames paralleles Signal um und passt dann die Taktfrequenz jedes Signals über die FIFO-Chipschaltung an, um eine Synchronisation mit dem lokalen Takt zu erreichen, und multiplext dann die beiden elektrischen Signale durch der programmierbare Chip und dann die Zeitmultiplexübertragung realisieren. Erst nach dieser Reihe von Signalverarbeitungsvorgängen kann auf der Empfangsseite ein reibungsloser Demultiplexprozess realisiert werden, der auch der technische Hauptpunkt des Designs ist.
Darüber hinaus ist auch das Sperren des elektrischen Multiplexens ein Problem. Je mehr Signalkanäle, desto höher die Geschwindigkeit, desto schwieriger ist das Locken und desto höher sind die technischen Anforderungen an das Layout der Leiterplatte. Dieses Problem kann sehr gut durch verschiedene Behandlungen gelöst werden, wie z. B. eine vernünftige Platzierung verschiedener Komponenten und eine wissenschaftliche Filterung von Störflecken.
2. Hardware-Schaltung
Bei diesem Design wird hauptsächlich der neueste leistungsstarke und stabile digitale Videochipsatz von National Semiconductor verwendet. Der Decodierungs- und Seriell/Parallel-Umwandlungschip ist CLC011; der Codierungs- und Parallel/Seriell-Umwandlungschip ist CLC020; der Taktwiederherstellungschip ist LMH0046; der adaptive Kabelentzerrungschip ist CLC014; der CPLD-Chip ist LC4256V von LATTICE; der FIFO-Chip ist IDT72V2105 von IDT.
Der Entzerrungsteil des Schaltungsverarbeitungsprozesses ist in Abbildung 2 dargestellt. Aus Abbildung 2 ist ersichtlich, dass das serielle ASI/SDI-Eingangssignal nach dem Durchgang durch die Entzerrungsschaltung umgeformt und in einen Satz von Differenzsignalen umgewandelt wird, die bereit für den nachfolgenden Taktwiederherstellungsprozess. Nach dem Passieren der Entzerrungsschaltung wird die Signalqualität erheblich verbessert und die Eingangs- und Ausgangssignalwellenformen werden wie in Abbildung 3 gezeigt verglichen.
Abbildung 2 Ausgleichsteil des Schaltungsverarbeitungsprozesses
Abbildung 3 Wellenformvergleich der Entzerrungsschaltung
Der Taktrückgewinnungsteil des Schaltungsverarbeitungsprozesses ist in Abbildung 4 dargestellt. Aus Abbildung 4 ist ersichtlich, dass der Arbeitsmodus des Chips korrekt eingestellt ist -Geschwindigkeitsdifferenzsignal wird in den Chip eingegeben, und das serielle Signal wird nach der Verarbeitung des Chips wiederhergestellt. Das darin enthaltene Taktsignal wird von dem folgenden Decodierungsteil der Schaltung verwendet. Gleichzeitig kann der Chip auch die Taktrückgewinnung für High-Definition-Signale unterstützen.
Abbildung 4 Taktrückgewinnungsteil des Schaltungsverarbeitungsprozesses
Der Prozess des Decodierens eines Teils der Schaltung ist in Abbildung 5 dargestellt. Aus Abbildung 5 ist ersichtlich, dass der serielle Takt und die vom Taktwiederherstellungschip wiederhergestellten seriellen Daten nach der Seriell/Parallel-Umwandlung, 10 Bit ., in den Decodierungschip eingegeben werden Paralleldaten und 27M Paralleltakt werden ausgegeben, um den Takt für die folgende FIFO-Schaltung vorzubereiten. Passen Sie die Verwendung an. Das Zeitdiagramm der Signale in jedem Arbeitsmodus ist in Abb. 6 dargestellt.
Abbildung 5 Decodierungsteil des Schaltungsverarbeitungsprozesses
Abbildung 6 Signal-Timing-Diagramm jedes Modus
Der FIFO-Teil des Schaltungsverarbeitungsprozesses ist in Fig. 7 gezeigt. Darunter verwendet der Lesetakt den von der Codierschaltung wiedergewonnenen 27M-Paralleltakt, und der Schreibtakt verwendet den lokalen 27M-Takt. Das parallele 10-Bit-Signal, das den FIFO durchläuft, wird durch Anpassung mit dem lokalen Takt synchronisiert, um die nachfolgende Eingabe in das CPLD für das elektrische Multiplexen vorzubereiten. Das elektrische Multiplexverfahren von CPLD ist wie folgt, wobei 2BP-S das Multiplexverfahren ist und 2BS-P das Demultiplexverfahren ist.
Abbildung 7 FIFO-Teil des Schaltungsverarbeitungsprozesses
Architekturschema von 2BP-S ist
SIGNAL gnd: std_logic := '0';
SIGNAL vcc: std_logic := '1';
Signal N_25: std_logic;
Signal N_12: std_logic;
Signal N_13: std_logic;
Signal N_15: std_logic;
Signal N_16: std_logic;
Signal N_17: std_logic;
Signal N_21: std_logic;
Signal N_22: std_logic;
Signal N_23: std_logic;
Signal N_24: std_logic;
Beginnen
I30: G_D-Port-Map (CLK=>N_25, D=>N_13, Q=>N_22);
I29: G_D-Port-Map (CLK=>N_25, D=>N_16, Q=>N_23);
I34: G_OUTPUT-Port-Map (I=>N_22, O=>Q0);
I33: G_OUTPUT-Port-Map (I=>N_23, O=>Q1);
I2: G_INPUT-Port-Map (I=>CLK, O=>N_25);
I7: G_INPUT-Port-Map (I=>A, O=>N_12);
I8: G_INPUT-Port-Map (I=>LD, O=>N_21);
I6: G_INPUT-Port-Map (I=>B, O=>N_15);
I12: G_2OR Port-Map (A=>N_17, B=>N_24, Y=>N_16);
I16: G_2AND1 Port-Map (AN=>N_21, B=>N_22, Y=>N_24);
I21: G_2AND-Port-Map (A=>N_21, B=>N_12, Y=>N_13);
I20: G_2AND-Port-Map (A=>N_21, B=>N_15, Y=>N_17);
Schaltplan beenden;
Architekturschema von 2BS-P is
SIGNAL gnd: std_logic := '0';
SIGNAL vcc: std_logic := '1';
Signal N_5: std_logic;
Signal N_1: std_logic;
Signal N_3: std_logic;
Signal N_4: std_logic;
Beginnen
I8: G_OUTPUT-Port-Map (I=>N_4, O=>Q0);
I1: G_OUTPUT-Port-Map (I=>N_5, O=>Q1);
I2: G_INPUT-Port-Map (I=>CLK, O=>N_3);
I3: G_INPUT-Port-Map (I=>SIN, O=>N_1);
I7: G_D-Port-Map (CLK=>N_3, D=>N_4, Q=>N_5);
I4: G_D-Port-Map (CLK=>N_3, D=>N_1, Q=>N_4);
Schaltplan beenden;
Der Codierungsteil des Schaltungsverarbeitungsprozesses ist in Abbildung 8 dargestellt. Nach dem Empfang der Daten stellt das empfangende optische Modul die parallelen Daten und den synchronen Takt durch das Demultiplexierungsprogramm des CPLD wieder her und gewinnt dann das ursprüngliche serielle Hochgeschwindigkeitssignal über die Codier-Chip-Schaltung, die schließlich von der Übertragungsvorrichtung ausgegeben wird, nachdem sie durch den Kabeltreiber-Chip angesteuert wurde. Schließen Sie den gesamten Übertragungsprozess ab. Darunter ist die Signalsequenz des Codierschaltungsteils in Abbildung 9 gezeigt.
Abbildung 8 Codeteil des Schaltungsverarbeitungsprozesses
Abbildung 9 Signalzeitdiagramm der Codierschaltung
3. Schlussbemerkung
Das Design der CPLD-basierten asynchronen ASI / SDI-Signal-elektrischen Multiplexing-Optikübertragungsgeräte verwendet die neueste elektrische ASI / SDI-Signal-Multiplexing / Demultiplexing-Technologie, die die Zeitmultiplexübertragung von zwei Signalen realisieren kann und das vorherige Wellenmultiplexing ersetzt Die Technologie -basierter mehrkanaliger asynchroner Signalübertragungsmodus spart erheblich Produktionskosten und verbessert weiter die Wettbewerbsfähigkeit der Produkte auf dem Markt.
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